新产研·芯片系列策划，计划通过产业链、投资研发、生产制造、人才培养和政策法规等不同角度切入，真实、客观、全面的反映芯片行业的现状，本期为系列策划第十一期，文章结合“摩尔定律”的发展，分析集成电路制造3nm面临的问题和推进的难点。
作者丨田维新
●摩尔定律对半导体行业发展有重大指导意义，字面上理解即每隔18~24个月，芯片的晶体管密度将翻倍；●三星和台积电的3nm工艺，晶体管密度都不符合预期，所谓3nm更像是营销概念，也可以解读成“伪3nm”；●三星计划通过导入GAAFET赶超台积电，维护摩尔定律的正确性，但由于新结构超过6000项工艺，产品良率面临极高的考验；●极紫外光（EUV）已经是光刻光源的终极答案，潜力将被挖掘殆尽，往3nm以下推进极具挑战，材料和结构成为关键突破方向；●3nm晶圆厂投资将近百亿美元，资金问题可能让行业在当前节点长期徘徊，这也给后来者迎来追赶的机遇期。
台积电、三星在3nm工艺上的决战，正在受到物理定律的“制裁”，梳理下来，大致情况如此：2、全球最大芯片客户之一的苹果，主动要求降级为性价比更高的N3E工艺；3、全球第二大晶圆厂三星开发的3nm工艺，没有获得大企业青睐。这些迹象都预示着，摩尔定律即将迎来拐点，在不久的将来迎来终结，日前黄仁勋在接受采访时，也提及了类似的观点。“摩尔定律结束了。”9月21日，英伟达创始人兼CEO黄仁勋在接受媒体采访时说，在回应外界对刚刚发布的40系显卡价格过高的议论时，他解释道，以类似成本实现两倍业绩预期对于该行业来说“已成为过去”。1965年，英特尔创始人之一戈登·摩尔提出：每隔18~24个月，芯片的晶体管密度将翻倍。这便是影响后世至今的“摩尔定律”。简单概括， 即晶体管密度越高，尺寸则越小，意味着功耗越低，同等面积下的硅片能够塞下更多的晶体管，芯片的算力也就更高。摩尔定律虽然不是牛顿运动定律这样的科学定律，只不过是英特尔创始人戈登·摩尔提出的经验之谈，但是对整个芯片行业的发展起到了指导性作用。在20世纪后半叶，作为当时芯片行业领军者的英特尔，把摩尔定律视为自己的使命，不断地在制造领域加大投入，推动晶体管数量的增长。1965年，芯片上晶体管数量不足100个，如今，最先进的芯片晶体管密度已经达到了接近3亿个，将近60年的时间，一颗芯片上的晶体管数量增长了170亿倍，密度增长了3000万倍。2022年，种种迹象都在说明，这个对行业有着深远影响的摩尔定律，已经确定开始走向“衰亡”。
2021年、2022年是台积电与三星竞争最激烈的两年，一方面在3nm、2nm的领先问题上打得不可开交，另一方面都在坚定地拥护摩尔定律。台积电南京厂总经理罗镇求曾经表示：“我们到目前为止看到3nm，看到2nm，看到1nm都没有什么太大问题。”，如严格按照摩尔定律，台积电应当在2020年第二季度量产5nm，今年6月份就应该看见3nm的量产。三星则更加激进，最近几年，每隔几个月就发表一篇论文，声称再次突破了摩尔定律的颠覆性技术。按原计划，苹果A16芯片，本应是首批采用台积电3nm工艺的产品，但是经过几轮辗转，苹果只能选用由5nm工艺改良而来的4nm工艺。三星的情况不太一样，但似乎比台积电更糟糕，首批3nm芯片已经进入风险量产阶段，但是晶体管密度、功耗、良率都不尽如人意，早期产品则是结构相对简单的矿机芯片。从上图基本上就能看出，台积电自2014年的20nm开始，一直到2020年，保持着每2年更新一代关键节点的进展。但过去10年，晶圆厂每一代关键节点的更新，都没有完美满足摩尔定律的翻倍预言，这个问题在3nm节点上，表现的更加明显。目前，台积电已经明确表态，3nm工艺要到2023年才能量产，晶体管密度仅仅是5nm的1.6倍左右，如果要到达接近两倍晶体管密度，则需要等到增强版工艺量产，台积电官方在今年6月的北美技术论坛上表示：大概需要等到2024年，无论是时间还是性能，都不符合摩尔定律的预期。三星方面，公开宣称已经率先量产3nm工艺，同时还找到了两家客户——传闻是两家设计虚拟货币挖矿芯片的公司——对比台积电，显得相当没有排面。众所周知，台积电3nm的客户都是业界的大客户，例如，苹果、AMD、英伟达等，甚至还有世界第一大IDM英特尔。两家公司的3nm工艺之所以如此不同，主要是三星3nm和台积电3nm压根不是一种东西。所谓“Xnm”早已不是工程技术命名，类似“没有老婆的老婆饼”、“没有菠萝的菠萝包”这样，已经成为营销名词。三星制程工艺路线图，最右边标注了3GAE工艺和增强版工艺3GAP，来源：三星电子通俗的说，台积电3nm是台积电N3，N3E，N3P等工艺的合集，三星3nm则是3GAE和3GAP的合集，同样是3nm，台积电和三星的工艺在能效和晶体管之间有很大区别。这件事情要从上个世纪80年代说起，彼时芯片结构尺寸比较大，工艺难度远不如今天，每一代工艺就是上一代的等比例微缩版，晶体管的各个尺寸都是等比例缩小的。各家晶圆厂也采用了约定俗成的规矩——选择晶体管上最小的物理尺寸（Gate栅极长度）作为标记，举个例子，350nm工艺，指的就是晶体管栅极的长度是350nm（如下图）。在那个年代，从“Xnm”的名称就直观反应出芯片的性能。每代晶体管的长和宽都是上一代的0.7倍（长度0.7*宽度0.7=0.49），也就单个晶体管的面积缩小到原来的0.5倍，印证摩尔定律晶体管密度翻倍的描述，同时也说明了为什么制程工艺命名是“28nm”、“14nm”这样的数字。但是随着制程工艺的演进，工艺越来越复杂，晶体管不能再按比例缩小，芯片上的物理尺寸就已经和命名没有任何关系，“Xnm”命名法就更失去了技术意义。比如，在250nm工艺上，本应该是250nm的栅极长度却变成了190nm 。如果从性能的角度来看，三星的3nm（3GAE）工艺的晶体管密度仅有1.7亿/平方毫米，远远低于台积电N3的2.9亿/平方毫米，仅仅相当于台积电N5，英特尔7nm工艺的水平，而积极用户摩尔定律的英特尔，预期的晶体管密度是5.2亿/平方毫米，理想与现实之间的差距可见一斑。台积电、三星、IBM、英特尔各节点晶体管密度对比图，来源：电子时报所以，三星和台积电两家3mn工艺，除了名称像，本质上不是一种东西，而三星的3nm远低于预期，与采用的GAAFET全新的晶体管结构紧密有关，看上去很先进，但更多的是华而不实，这也可以解释前面的问题，同样是3nm，为什么台积电都是一线客户，而三星只拿到了矿机芯片的订单。
GAAFET，全称叫做环绕栅极场效应晶体管，被认为是“延续摩尔定律的关键技术”，“晶体管结构的终极形态”。但这玩意儿具体是啥，后面再详细科普，先从GAA技术起源说起。三星早在2000年就开始正式成立项目研发GAA技术，当年联合IBM和格罗方德，投入了大量人力和资金攻克全新一代晶体管技术。在过去的20年间，三家企业疯狂发表论文、申请专利， 2017年IBM首次成功交付一片GAAFET晶圆，迄今为止，这三家一共申请了超过1000项相关专利，占全球的36%以上。2022年7月25日，三星举办3nm芯片产品出厂纪念活动，邀请了250多个合作伙伴见证全新一代晶体管结构（GAAFET）的芯片问世，以此说明在抢跑台积电等一众竞争对手。与此前使用FinFET的芯片相比，新产品采用芯片面积更小、电耗减少、性能提升的GAA技术，在技术层面意义重大。三星电子晶圆代工事业部当天表示，将以创新技术迈向全球最高顶点。三星之所以在20年前布局GAAFET，提前预判摩尔定律的问题并做出应对，的确非常具有战略远见，但为了追赶台积电，2020年全力投入GAAFET，旨在2nm节点超越台积电，但弯道超车并没有一蹴而就。前面也提到，基于GAAFET的三星3GAE工艺产品的晶体管密度，仅有台积电N5水平，所以只是抢到了新一代晶体管结构应用的头名（台积电目前计划2nm节点上才导入GAAFET），代价则是牺牲晶体管密度，而如果不这么做，良率就得不到保证，进而带来交付延期的问题，这也可以理解为三星“伪3nm”的由来。上图从左到到右即是晶体管的演化历程（22nm以上采用Planar FET，22~3nm采用FinFET，3nm以下采用GAAFET）， 紫色部分即是栅极（Gate），栅极类似一个阀门，源极、汲极（栅极前、后白色部分，图中绿色线条）和栅极接触面的周长，周长越长，栅极的控制能力越强，若栅极控制能力不足，则会让大量的自由电子穿过，在宏观上的体现则是无意义的发热。GAAFET结构大幅度增强了栅极的控制能力，能够让晶体管继续缩小下去而不漏电，这也是摩尔定律继续生效的关键。GAAFET结构虽好，但是哪怕是三星联合IBM和格罗方德，也很难掌握，在GAAFET的基础上迭代，更难！晶体管制造可以理解为大概三个步骤：在硅片上画上图案（光刻）、按照图案挖槽（刻蚀）、在沟槽里填充材料（离子注入、沉积）。GAAFET之所难，就是在挖槽和填充材料这两个步骤，GAAFET上有3层通道，因为材料所限，并不能一层一层网上搭建，而是建造各种各样的隔离层，在隔离层之间用沉积工艺制造出需要的结构，再把隔离层去掉。而这个隔离层就非常讲究，类似工地上灌注水泥砂浆用的模具，但是对精度的要求非常高，左右隔离层的长度如果都短1nm，那最终结构的误差就2nm，就有可能报废，并且无论是光刻、刻蚀还是沉积工艺，为了保证晶圆各部分的制造一致，必须垂直地从上往下加工，这就需要组成晶体管结构的“水泥砂浆”要自己找到合适的沟槽，拐弯折角地填进去。整个过程需要反反复复经历多次建造再拆除的过程，也就光刻、刻蚀、离子注入、沉积，分别进行很多次，中间还有检测和对准，而且由于制造尺寸更小，再加上工艺流程层层加码，某些基础工艺的对准精度要求，已经相当苛刻，例如机台的对准精度的要求，已经低于0.3nm。工艺流程方面，65nm制程大概需要900道工艺，而10nm制程则需要多达3300道工艺，到了采用GAAFET的3nm时代，工艺将会超过6000道。如果每一道工艺的合格率是99.9%，那么经过6000道工艺的累加，最终良率只有0.2%，没有任何意义。GAAFET的制造当下已经非常困难，未来2nm甚至是1nm节点的研发和投入上，难上加难。如果三星想要实现3GAP量产，也就是和台积电N3差不多水平的工艺，依旧存在大量问题，包括缺陷控制、材料、检测等多个环节还未达标。举一个最简单的指标，支撑三星3GAP制造的高分辨率EUV光刻机（High-NA EUV），还没有出货。所以说，GAAFET虽然是“延续摩尔定律的关键技术”，但是本身太复杂，生产成本太高，那么，行业还有其他的方案吗？
长期以来，人类在追逐摩尔定律的过程中，被物理规律卡脖子之前，总是能发现新的解决办法，总结下来大概分为3种，光学、材料、结构。光学技术，未来一片“乌云”，电气电子工程师学会发布的最新《国际设备和系统路线图》显示，EUV的潜力将在2028年前后被挖掘殆尽，栅极长度将会定格在12nm，看不见EUV的替代者。以电子束光刻和X射线光刻为例，虽然可以制造更小尺寸的结构，但这项技术美国、欧洲、中国多个团队搞了很多年，都无法应用在大规模生产中。材料方面，台积电和美国麻省理工学院开发了金属铋的应用，有望解决半导体材料高电阻、低电流的问题，是台积电1nm工艺实现突破的关键一步。结构方面，基于GAAFET的改良版本已经在实验室问世，目前来看，晶体管结构还有大约10年的发展潜力，在2031年之后，3D堆叠似乎就成了唯一的希望，即在晶体管结构基础上，再制造一层或者多层晶体管，目前来看难度相当高。从物理定律的极限来看，人类还有很长的路可以走。但之所以说，摩尔定律将在3nm以下逐渐走向终结，不是技术顶到了天花板，而是芯片市场所决定的。当下尖端工艺的成本已经非常非常高，例如开篇所说，台积电N3高昂的成本，让苹果打起了退堂鼓。
摩尔第二定律，几乎精确预言了每一代节点的经济支出，大概意思是，“晶圆厂每隔4年的投资将会翻倍。”1986的英特尔晶圆厂投资是2亿美元，到了1996年，英特尔新晶圆厂的投资就高达20亿美元。2015年，台积电在Fab15项目投资高达93亿美元，而2022年Fab20项目已经超过300亿美元，预计还要投入100亿美元支撑N2工艺的问世。如今尖端工艺的竞争已经演变成了一场按照“百亿美元”为单位计算的超级竞赛，这也就导致了强大的规模效应，这就要有更多的客户去平摊前期巨大的成本。如果一家芯片厂的当下节点投资无法回本，就难以开发下一代工艺，研发成本水涨船高，使得很多晶圆厂对先进工艺望而却步。当下，90nm市场有至少18家晶圆厂，甚至还有索尼的身影，到了22nm节点，仅剩台积电、三星、英特尔、中芯国际和格罗方德5家。在客户这边，导入先进工艺同样也是大麻烦，需要付出高昂的前期成本。据台积电的消息，N3节点的流片费用（前期投入费用的大头）是4.6亿美元。这也就意味着，一个型号最少要为芯片公司创造4.6亿美元。放眼全球，要么是苹果、高通、英伟达、AMD、英特尔这样的电子消费巨头，要么是直接用芯片挖矿盈利的矿机企业，其他企业是很难负担数亿美元的研发费用的。所以，越是先进的工艺，研发投入越高，客户也就越少，尖端工艺则仅有台积电和三星竞争，按照芯片市场规模的发展预测，全世界可能也只能容下3~4座3nm晶圆厂。只要先行者已经抢到蛋糕，那么后来者就算硬挤进来，也很难赚钱。摩尔定律代表动力，摩尔第二定律则代表阻力，当动力和阻力互相抵消的时候，芯片的晶体管密度就很难继续提升。摩尔定律放缓乃至终结，已经成为行业共识，虽然有纳米压印技术、量子计算、碳纳米管等新型技术，但是在可预见的未来中，这些技术都难以见到突飞猛进的发展和大规模应用。不过，就算如此，芯片的算力增长的故事还在继续，未来10年乃至20年仍然是有光亮的，在芯片类型越来越细分的今天，设计好一颗适用于特定场景的芯片，远比提升制程工艺有效得多。英伟达创始人黄仁勋认为，摩尔定律已经终结，以后晶体管密度可能会每10年才能够实现翻倍，但是黄仁勋在2020年也提出过”黄氏定律“，AI芯片的算力，将按照每2年翻倍的规律迭代。正如黄氏定律，未来全球的人工智能、新能源、物联网等领域，仍有巨大发展空间，一方面高端工艺发展的放缓让中国大陆有机会得到更多的时间来攻关和追赶，另一方面大陆芯片设计企业应今早切入欧美巨头的市场盲区，例如在当下人工智能市场，相关企业国产化意愿强烈，是GPU/NPU发展的良好窗口，再比如新能源产业正处在高速发展时期，在智能驾驶、车联网、物联网领域对芯片提出了大量新型需求，中国大陆企业有望在这些领域占据有利生态位，把握住更多市场份额，在细分赛道上实现领先。
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