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达摩院 2020 预测：模块化降低芯片设计门槛 | 问底中国 IT 技术演进

百家作者：CSDN 2020-01-12 04:13:07

作者 | 伍杏玲

出品 | CSDN（ID：CSDNnews）

如今我们生活处处离不开芯片技术：手机、电脑、家电、火车、机器人……可以说芯片是信息产业的“心”。其实早在2010年，《关于加快培育和发展战略性新兴产业的决定》中指出，将继承电路产业作为新一代信息技术产业的重要组成部分，是国家未来重点发展的战略新兴产业。

可一直以来，芯片领域技术和资本门槛较高，在尚未没做出芯片原型时，已需要几千万美元的投入，造芯之路并不易。

如何降低造芯的资本投入？我们还需从技术降低芯片设计的门槛出发。

据阿里达摩院发布的《达摩院 2020 十大科技趋势》预测，一种“芯粒”（Chiplet）的模块化设计方法正在成为新的行业趋势。这种方法通过对复杂功能进行分解，开发出多种具有单一特定功能的“芯粒”，如实现数据存储、计算、信号处理、数据流管理等功能。利用这些不同功能的芯粒进行模块化组装，将不同的计算机元件集成在一块硅片上，来实现更小更紧凑的计算机系统结构。如此一来，可通过模块化设计来降低芯片设计门槛。

那么这项技术会给当前芯片设计带来怎样的影响？基于此，我们进行了哪些的探索呢？

不同制程的芯片成本差别巨大

IBS 公司曾以苹果公司为例，对比不同制程的苹果芯片每晶体管的生产成本：在16nm工艺下，为4.98美元/10亿个晶体管，在7nm工艺下，仅为2.65美元/10亿个晶体管。从设计成本来看，工艺节点为28nm时，单颗芯片设计成本约为0.41亿美元，工艺节点为7nm时，设计成本则快速升至约2.22亿美元。且早期使用和成熟期使用的成本相差一倍以上。[1]

工艺节点处于各时期的芯片设计成本[1]

据达摩院表示，随着芯片制程从10nm缩减到7nm，接下来还要进一步缩减到5nm，每一次制程缩减所需要的成本和开发时间都在大幅提升。

所以我们需寻找新的芯片开发模式，实现更低成本和快速地开发芯片，模块化芯片设计或许是其中一个思路。

探索解决方案

达摩院表示，以前设计一个SoC，需要从不同的IP供应商购买IP，包括软核IP或硬核IP，再结合自家研发的模块，集合成一个SoC，在某个制造工艺节点上完成芯片设计和生产的完整流程。未来可能不是由单独封装的芯片制造的，而是在一块较大的硅片上互连成芯片网络的芯粒制造的。模块化的芯片技术让开发者实现像搭积木一样“组装”芯片。

芯原创始人&董事长兼总裁、加州大学圣克鲁兹分校计算机工程系终身教授、前Celestry 董事长兼首席技术长戴伟民在《嵌入式人工智能与芯粒的历史机遇》中曾谈及，芯粒是以芯片裸片的形式提供，而不是软件形式。芯粒模式具备开发周期短、设计灵活、低成本特点；它可将不同工艺节点、不同材质、不同功能、不同供应商的具有特定功能的商业化封装在一起。

各大企业和组织正在探索创新芯片的研发方案：

2017年，CHIPS（Common Heterogeneous Integration and IP Reuse Strategies，通用异构集成和IP重用战略）项目成立，其愿景是打造离散的、适当节点制造的多样化芯粒生态系统，开发模块化芯片并将之组装成更大模块的系列设计工具、集成标准和IP块。该项目成员包括英特尔、Micron、Synopsys、Candence、Northrop Grumman、Lockheed Martin、波音、密歇根大学、佐治亚理工学院、北卡罗莱纳州立大学等。

2018年10月，7家公司成立ODSA（Open Domain-Specific Architecture，开放专用域架构）组织，到2019上半年已超50家，其目标是制定芯粒开放标准、促进形成芯粒生态系统、催生低成本SoC替代方案。

2019年，英特尔推出Co-EMIB技术，其能将两个或多个Foveros芯片互连。

2019年6月，台积电发布自研的芯粒“This”，其由两颗7nm工艺的小芯片组成，每颗小芯片包含4个 Arm Cortex- A72处理器，芯片间通过CoWoS中介层整合互连。

清华大学长聘教授尹首一表示，开源IP核、Chisel语言以及芯粒技术在不同层次上成为实现芯片敏捷开发的使能技术。开源IP核降低了芯片设计的进入门槛，Chisel语言提高了硬件抽象层次，而芯粒则为系统级芯片设计提供了崭新途径。尤其是未来随着异质集成、三维集成等技术的成熟，摩尔定律将在全新维度上得以延续。

除此以外，达摩院表示，近年来，以RISC-V为代表的开放指令集及其相应的开源SoC芯片设计、以Chisel为代表的高级抽象硬件描述语言和基于IP的模块化模板化的芯片设计方法，推动了芯片敏捷设计方法与开源芯片生态的快速发展，越来越多芯片企业开始尝试开源硬件架构进行设计。