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三星宣布2021年量产3nm GAA工艺：面积减少45%，功耗降低50%！

百家作者：芯智讯 2019-05-16 13:25:24

当地时间5月14日，三星举行了2019年度的SSF晶圆代工论坛会议，三星宣布将在2021年推出基于下一代环绕栅极 Gate-All-Around（GAA）技术的3nm GAA工艺，相比7nm，可实现芯片面积减少45%，功耗降低50%或性能提高35%。同时，三星在这次会议上公布了其第一款3nm工艺的产品设计套件（PDK） alpha 0.1版本，旨在帮助客户尽早开始设计工作，提高设计竞争力，同时缩短周转时间（TAT）。

超越FinFET，3nm要靠GAA 技术来实现

在过去十年中，基于逻辑的工艺技术创新的主要驱动力是FinFET。与标准平面晶体管相比，FinFET在工艺节点减小时允许更好的性能和电压缩放，从而最大限度地减少了晶体管限制的负面影响。FinFET通过在垂直方向上缩放来增加晶体管的沟道和栅极之间的接触面积，与平面设计相比允许更快的切换时间和更高的电流密度。

然而，就像平面晶体管一样，FinFET晶体管最终会达到一个极限点，随着工艺节点的收缩，它们无法伸缩。为了扩大规模，通道和栅极之间的接触面积需要增加，实现这一点的方法是采用Gate-All-Around（GAA）的设计。GAA调整晶体管的尺寸，以确保栅极不仅在顶部和两侧，也在通道下方。这使得GAA设计可以垂直堆叠晶体管，而不是横向堆叠。

（GAA结构，图片来自 CNET）

基于GAA的FET（GAAFET）可以具有多种形状因子。大多数研究都指向基于纳米线的GAAFET，具有较小的通道宽度并使通道尽可能小。这些类型的GAAFET通常可用于低功耗设计，但难以制造。另一种实现方式是使通道像水平板一样，增加通道的体积，从而提供性能和扩展的好处。这种基于纳米片的GAAFET是三星所谓的多桥通道FET或MBCFET，它将成为该公司的商标名称。

(图片来源：快科技)

在平面晶体管缩放到22nm/ 16nm左右的情况下，当我们从22nm/ 14nm下降到5nm和4nm时，FinFET是理想的。三星计划在其3nm设计上推出基于纳米片的GAAFET，完全取代FinFET。

三星计划通过其3nm工艺的专有MBCFET（多桥通道FET）技术为其无晶圆厂客户提供独特的优势。MBCFET是一种先进的薄而长的线型GAA结构，可堆叠薄而长的纳米片，如纸张，以提高性能和功率效率，以及与pinpet工艺的兼容性。它具有利用技术的优势。

三星表示，与7nm技术相比，其的3GAA工艺可将芯片面积减少45%，功耗降低50%或性能提高35%。基于GAA的工艺节点有望在下一代应用中广泛采用，例如移动，网络，汽车，人工智能（AI）和物联网。

根据国际商业战略咨询公司(International Business Strategies) 执行长Handel Jones 表示：三星的研究项目初见成效，它在 GAA 方面领先台积电大约 12 个月；而英特尔可能落后三星2到3年。三星的突破可能会超出摩尔定律的预期，进一步让我们的手机、手表、汽车和家居设备变得更智能。

三星代工业务营销副总裁 Ryan Lee 也在本次大会上表示，GAA 将标志着三星代工业务进入一个全新的时代；而三星的新产品也有望成为其与英特尔和台积电竞争过程中的关键一步。

英特尔和台积电目前没有对Handel Jones的表态置评。

三星3nm的工艺路线

在本次的 SFF论坛上，三星表示，其第一批 3nm芯片将针对智能手机以及其他移动设备，将于 2020 年进行测试，2021 年量产。而对于性能要求更高的芯片，如图形处理器和数据中心的 AI 芯片，将于 2022 年到来。

迄今为止，三星制造的芯片已经可以使用 7nm 工艺；但它也没有止步于此，仍在持续不断地对 7nm 进行改进，将电路缩小到 6nm，5nm，甚至 4nm；不过，三星现阶段的最终目标是利用 GAA 技术将电路缩小到 3nm。

三星代工业务营销副总裁 Ryan Lee 也对三星芯片的未来作了预测：GAA 的发展可能会让 2nm，甚至是 1nm 的工艺成为可能，虽然我们还不确定那会是怎样的结构，但我们坚信会有这样的技术出现。

不得不承认，Ryan Lee的预测确实十分大胆，不过从实际情况来看，芯片制造商几十年来一直在担心芯片小型化过程中会遇到的障碍。

就像人们曾经将芯片制程从 0.13 微米改称为 130 纳米一样，人们现在突破了极限；或许在将来，芯片厂商们会向更微小的单位进军，比如皮米（微微米）。

3nm 成本可能让人却步

三星多年来一直在生产芯片，但在 2017 年，为了除三星电子以外的客户，该公司将旗下的代工部门拆分为单独的业务。因此，像高通这样的公司开始和三星合作，并依靠三星制造了骁龙 730 和骁龙 730 G 芯片。

在处理器制造的辉煌时期，新一代技术将带来更小、更快的芯片，而不会增加功耗。如今，这三种好处很难兼得。

不过，客户在选择三星的 3nm 工艺时仍然会犹豫，因为它很贵。就像三星的 5nm 芯片比目前的 7nm 稍贵一些一样，3nm 在定价时也会比 5nm 更贵。

不过，相关负责人对 3nm 的前景感到乐观，他表示成本正在逐步下降。

3nm设计套件

当半导体公司在给定工艺上设计新芯片时，他们需要的工具之一是来自代工厂的设计套件（PDK）。例如，对于在14nm芯片上创建Arm芯片的人来说，他们会调用Arm并要求为三星、台积电或GlobalFoundries提供的Cortex-A55设计套件，该套件已针对该流程进行了优化。对于14nm，这些设计套件非常成熟，根据您是否需要高频率或低功耗优化，Arm可能会提供不同的版本。

然而，对于一个新的工艺技术时，PDK会经历alpha和beta版本。PDK包含流程的设计规则，以及用于实现功耗和性能最佳的优化。

三星此次推出其第一代3nm alpha版PDK，用于采用MBCFET的第一代3nm工艺。三星将此流程称为“3GAE”流程，这个alpha版本将允许其合作伙伴开始掌握其3GAE流程的一些新设计规则。

三星在其首个3GAE流程中做出了许多承诺。其中一个就是将工作电压从0.75伏降低到0.70伏。与7nm相比，三星的3GAE工艺旨在将芯片面积减少45%，功耗降低50%或性能提高35%。

三星表示，这些性能数据基于对频率很重要的关键路径使用较大宽度的单元，而对于非关键路径使用较小宽度单元，其中节能是至关重要的。

三星预计其3GAE流程将在2020年首次提供客户流片，2020年末风险生产，2021年末批量生产。

除了第一代的3GAE之外，三星已经预测其第二代3nm工艺将被称为3GAP，重点是高性能操作。3GAE将于2021年投入风险生产，大规模生产可能在2022年。

此外，据三星介绍其PDK工具包括SPICE，DRC，LVS，PEX，P-Cell，Fill Deck和P＆RTechfile。EDA合作伙伴包括Cadence，Mentor和Synopsys。

来源：综合自anandtech、三星官网、technews、cnet、快科技

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